实验 4：组合逻辑电路
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DDL 友好的数电实验
考虑到部分同学的考试需求，Lab4 的 DDL 延期一周，与 Lab5 同步。请大家在课程主页上查看具体信息。
1. 实验简介
在之前的实验中，我们已经完成了对于实验语言（Verilog）以及实验环境（Vivado + FPGA）的学习。从本次实验开始，我们将正式进入数字电路实验的设计部分。在数字电路中，根据逻辑功能与电路结构的不同，我们可以将数字电路分成两大类：组合逻辑电路与时序逻辑电路。Lab4 将主要介绍组合逻辑电路的概念、原理、设计与应用。
组合逻辑电路是由多个逻辑门（例如与门、或门、非门等）组成的电路。从逻辑功能上说，其任意时刻的输出仅仅取决于该时刻的输入，而与电路曾经的状态无关。换而言之，对于某一输入，电路会给出固定的输出，且输入变化后输出内容也会发生变化（不考虑门电路的延迟）。因此，组合逻辑电路可以看作是纯粹的逻辑运算器，输出可以被由输入组成的逻辑表达式确定。
组合逻辑的特点可以总结如下：
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只由逻辑门和电线构成，没有存储器件；
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输出仅与输入有关，不存在任何时序关系；
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逻辑门的输出可以直接连接到其他门的输入端；
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不会产生任何形式的反馈，每个输出信号只由与之直接相连的输入决定。
组合逻辑电路在数字电路中应用极为广泛，常见的组合逻辑电路包括：逻辑门、选择器、加法器、编码器、译码器等。本次实验里，我们将带大家系统学习组合逻辑电路的相关知识，掌握组合电路设计的相关技巧。
2. 实验目标
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通过进一步学习模块化的思想，能够将一些常见的组合逻辑电路用 Verilog 硬件描述语言实现
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学习组合逻辑电路分析的基本技巧
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学习组合逻辑电路设计的基本技巧
3. 实验内容
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【必做】学习组合电路的设计流程（点击这里跳转）。
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【必做】学习组合逻辑电路设计的实例（点击这里跳转）。
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【选做】学习如何使用 Logisim 自动生成组合逻辑电路（点击这里跳转）。
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【必做】完成 Lab4 的实验练习题（点击这里跳转）。
4. 提交说明
本次实验需要大家在 BB 平台上在线提交相关内容。你提交的文件结构应当满足下面的文件树格式：
labs/
└── lab4_[姓名]_[学号]_ver[尝试编号]
├── figs (图片文件夹，如果没有可以无此文件夹)
├── lab4_[姓名]_[学号].pdf
├── src (涉及到的源文件，如果没有可以无此文件夹)
│ └── ......
└── others (其他你打算提交的文件，如果没有可以无此文件夹)
请将全部文件按照上面的格式进行整理，压缩成一个压缩文件，最后和实验报告一起提交到 BB 平台上。
关于实验报告
本学期《数字电路实验》的报告需要大家提交 PDF 格式。我们推荐大家使用 Markdown 或者 Latex 撰写实验报告，这样可以直接导出为 PDF。大家也可以使用 Word、WPS 等进行报告撰写，最后转换为 PDF 格式。我们不推荐也不拒绝大家手写实验报告，但请将其拍照扫描成 PDF 文件后再上传。我们不接受任何因为文件格式错误而导致成绩异常的申诉请求！
在实验报告中，你需要给出每一次实验练习的答案，并附上必要的说明过程。
特别说明
实验报告的字数和排版与最终得分无关。
实验文档中有一些我们为大家列出的思考点，这部分内容无需在实验报告上列出。除了要求的内容，我们也欢迎大家在实验报告中包含：
- 对本次实验任务量的评价
- 对本次实验的改进建议
- 其他的吐槽 or 疑问
- ......
注意
本次实验检查的 DDL 为 2023-11-16，报告提交的 DDL 为 2023-11-23。超出 DDL 的检查与报告提交将按照规定扣除部分分数。规则为：
- 迟交两周以内的：得分 × 80%；
- 迟交两周及以上的：得分 × 60%。
请保证个人实验的独立完成！
祝大家实验顺利！
参考资料
暂无