反馈
Q：「反馈」？这是什么？
A：这是我们针对前三次实验的一次总结。Lab1 ~ Lab3 帮助大家系统了解了 Verilog 硬件描述语言、Vivado 软件和 FPGAOL 在线实验平台的使用方式，构建了我们数字电路实验的基础实验环境。从 Lab4 开始，我们会把精力更多地放在数字电路设计本身上。因此，在这样一个阶段性的时刻，及时与大家进行一次沟通是很有必要的。
0.1 关于实验
前三次实验已经发布完毕了。现在，我们向大家简单介绍一下 Lab1 的情况。
Lab1 的主题是 Verilog 语法，截至目前（2023-10-20）班级同学参与检查的比例为 92.4%，检查的同学的平均成绩为 9.6 分，实验报告提交比例为 91.9%，平均成绩为 1.99 分。当然，这只是大家的原始成绩，最终的课程总评会经过保序调分。从数据来看，Lab1 的设计基本符合我们的预期，从难度上来看也是一次合格的入门实验。
在设计之初，Lab1 的内容经过了数次删减与调整，我们尽力让大家从一开始就能打好 Verilog 的基础。从目前的结果来看，大家对于 Verilog 的认识与理解水平已经超过了往年同期，能够提出一些更为深入的问题。这是我们很乐意看到的现象。当然，随着 ChatGPT、Copilot 等辅助工具的出现，我们也看打了一些『熟悉』的代码。事实上，我们鼓励各位同学积极查阅有关资料，并借助工具提升自己的学习效率，但请大家在学习的同时一定要加以自己的思考，不要直接照搬。
针对前几次实验大家出现的一些问题，我们补充并强调以下的『扣分细则』：
扣分细则
- 禁止在设计文件中使用各种循环，如 for、while、repeat、forever 等。请注意区分设计文件和仿真文件的区别。
- 禁止混用阻塞赋值
=与非阻塞赋值<=。在always @(posedge clk)中只能使用非阻塞赋值，在always @(*)中只能使用阻塞赋值。另外，我们建议大家尽可能都将组合逻辑电路写为always @(*)的形式，而不是列出具体的敏感变量。
从 Lab4 开始，如果在某道题目中出现了上述的问题，我们将加大扣分的力度。请各位同学注意！
关于实验报告
- 请按照文件树格式提交自己的源代码和实验报告；
- 实验报告中需要包含每道题目的大致思路与解答；
- 实验报告请提交 PDF 格式。
后续的实验难度将会不断提升，但我们也会注重不同层次同学的不同需求，为大家提供不同难度的实验练习。我们希望大家在《数字电路实验》中学习一定的硬件设计思想，在软件编程之外找到一条新的道路。
0.2 意见收集
由于本学期我们首次采用在线文档的形式开展实验，难免有很多地方考虑与设计得不够妥当。欢迎大家在本界面的评论区或我们的反馈问卷中给出自己的意见或建议。问卷地址在这里。我们将在后续的实验设计、文档撰写中加以改进。
再次感谢各位同学！祝大家事事顺心、学业顺利！