实验 3：上板运行
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更新说明
Lab3 实验文档的改动情况如下：
- 2023-10-19：正式发布
1. 实验简介
Q：很好，现在我已经可以检验自己代码的正确性了。那么这就算是可以正常运行了吗？
A：并非如此。目前你的代码只是在逻辑层面上过关了，但最终能不能在硬件上正确运行还要看代码的『时序』是否正确。为此，我们还需要实际上板运行一下自己的设计。
先前，我们已经学习了使用 Vivado 进行 RTL 分析与仿真的流程。分析与仿真过程可以帮助我们检查设计中潜在的逻辑问题，而最终结果的正确性还需要上板进行验证。本次实验，我们将带大家体验使用 Vivado 创建项目并在 FPGAOL 上运行的完整过程。
从本次实验开始，我们的设计流程就可以按照下面的流程图进行：
从上到下可以划分为三个阶段：设计（Design）、仿真（Simulation）和测试（Test）。设计流程包括创建 Vivado 项目、创建模型、分配 FPGAOL 约束文件、选择性地运行行为仿真、生成比特流，最后在 FPGAOL 网站上验证自己的功能。
2. 实验目标
- 熟悉 FPGAOL 网站的使用；
- 掌握使用 Vivado 开发项目并在 FPGAOL 上运行的流程；
- 了解基础的信号处理技术。
3. 实验内容
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【必做】了解 FPGAOL 平台的使用方式（点击这里跳转）。
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【必做】学习使用 Vivado 开发项目并在 FPGAOL 上运行的流程（点击这里跳转）。
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【必做】学习基础的信号处理技术（点击这里跳转）。
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【选做】了解常见的 Vivado 警告信息（点击这里跳转）。
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【必做】完成 Lab3 的实验练习题（点击这里跳转）。
4. 提交说明
本次实验需要大家在 BB 平台上在线提交相关内容。你提交的文件结构应当满足下面的文件树格式：
labs/
└── lab3_[姓名]_[学号]_ver[尝试编号]
├── figs (图片文件夹，如果没有可以无此文件夹)
├── lab3_[姓名]_[学号].pdf
├── src (涉及到的源文件，如果没有可以无此文件夹)
│ └── ......
└── others (其他你打算提交的文件，如果没有可以无此文件夹)
请将全部文件按照上面的格式进行整理，压缩成一个压缩文件，最后提交到实验平台上。
关于实验报告
本学期《数字电路实验》的报告需要大家提交 PDF 格式。我们推荐大家使用 Markdown 或者 Latex 撰写实验报告，这样可以直接导出为 PDF。大家也可以使用 Word、WPS 等进行报告撰写，最后转换为 PDF 格式。我们不推荐也不拒绝大家手写实验报告，但请将其拍照扫描成 PDF 文件后再上传。我们不接受任何因为文件格式错误而导致成绩异常的申诉请求！
在实验报告中，你需要给出每一次实验练习的答案，并附上必要的说明过程。
特别说明
实验报告的字数和排版与最终得分无关。
实验文档中有一些我们为大家列出的思考点，这部分内容无需在实验报告上列出。除了要求的内容，我们也欢迎大家在实验报告中包含：
- 对本次实验任务量的评价
- 对本次实验的改进建议
- 其他的吐槽 or 疑问
- ......
注意
本次实验检查的 DDL 为 2023-11-02，报告提交的 DDL 为 2023-11-09。超出 DDL 的检查与报告提交将按照规定扣除部分分数。规则为：
- 迟交两周以内的：得分 × 80%；
- 迟交两周及以上的：得分 × 60%。
请保证个人实验的独立完成！
祝大家实验顺利！
参考资料
暂无