FAQ

说明

1. 这里是中国科学技术大学计算机学院 2025 秋季学期《模拟与数字电路实验》课程 Lab2 的 FAQ 文档。其中 FAQ 意为常见问题解答（Frequently-Asked Questions），是使新用户熟悉项目内容的一种方法。

2. FAQ 来自于大家在群聊或私聊中频繁提出的问题，我们在本文档中进行统一的解答或说明。因此在提问前请先查阅 FAQ 文档，里面可能已经有了类似或相同的问题。

3. FAQ 文档会不定期更新，每次更新会有相应的更新日期标注。请随时查阅，以免遗漏重要信息。

FAQ 内容

为什么verilog里的for循环不能使用变量作为上下界？

这个问题的核心在于理解 Verilog 的本质：它是一种硬件描述语言，而不是普通的编程语言。

1. 根本区别：硬件描述 vs. 软件执行

• C/Python 等软件语言：代码是给 CPU 执行的指令序列。for 循环是 CPU 在运行时重复执行的流程控制语句。循环次数 n 在运行时才确定，CPU 可以动态地检查 i < n 的条件。
• Verilog：代码描述的是一个固定的、并行的硬件电路结构。它描述的是 “有什么” ，而不是 “做什么”。

2. Verilog 的 for 循环是“代码展开”，不是“循环执行”

在 Verilog 中，for 循环的主要作用（尤其在可综合的代码中）是**为了编写简洁的代码，以描述一个重复的硬件结构**。

综合工具在编译你的代码时，会**将 for 循环完全展开**。它根据你设定的循环上下界，生成对应数量的、完全并行的硬件单元。

举例说明：

假设你写了一个循环来给 8 个寄存器赋值：

verilog

// 这是一个可综合的循环
for (i = 0; i < 8; i = i + 1) begin
    my_reg[i] <= data[i];
end

综合工具看到这个循环后，实际上会把它展开成：

verilog

my_reg[0] <= data[0];
my_reg[1] <= data[1];
my_reg[2] <= data[2];
// ... 以此类推，直到 ...
my_reg[7] <= data[7];

这 8 个赋值语句在硬件上是**同时（并行）** 发生的，而不是一个接一个地顺序执行。

3. 关键问题：如果上下界是变量会怎样？

现在，假设上下界可以是变量 n：

verilog

// 注意：这是不可综合的！
input [3:0] n; // n 是一个输入信号，其值在运行时可能变化
for (i = 0; i < n; i = i + 1) begin
    my_reg[i] <= data[i];
end

这会给综合工具带来一个无法解决的问题：

• 工具应该在芯片里放置多少个硬件单元？
• 如果 n 是 4，它需要生成 4 个赋值电路。
• 如果 n 是 15，它需要生成 15 个赋值电路。
• 但是，硬件电路一旦制造出来，其结构和规模就是固定的，无法在运行时动态改变。

综合工具必须在**编译阶段**就确定最终的硬件电路规模。一个在运行时才能确定的变量 n，使得工具无法在编译时决定究竟要生成多少份相同的电路。这导致了逻辑上的悖论，因此 Verilog 语法规定，可综合 for 循环的上下界必须是**常量**（如 8，SIZE 等）。

总结

• 软件循环：是 “流程” ，在运行时由 CPU 动态控制循环次数。
• Verilog 循环：是 “结构” ，在编译时被综合工具静态展开为固定数量的并行硬件。

因为硬件结构是固定且并行的，所以描述该结构的 for 循环其边界必须在编译时确定，不能是变量。

评论

Authors: CSYrk, Huang DeCheng, under-world-ship-it