实验 5：时序逻辑电路

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更新说明

Lab5 实验文档的改动情况如下：

2024-10-25：正式发布

2024-10-30：修改一些问题

1. 实验简介

在之前的实验中，我们已经学习了组合逻辑电路的设计流程。在 Lab5 中，我们将学习时序逻辑电路设计。和 Lab4 一样，Lab5 也将从概念、原理、设计与应用四个方面进行介绍。

在学习完 Lab4 后，我们发现组合逻辑电路有着很多的局限性：不管一个组合逻辑电路设计得有多么精妙，或者有多么复杂，归根结底都只是纯粹的逻辑运算器，这些电路只是把输入通过某种逻辑运算成了输出，而输出与电路本身没有关系。因此，我们引入了时序逻辑电路的概念。

时序逻辑电路是一种具有记忆功能的数字电路，对于同一组输入，在不同的时间上会有不同的输出，也就是说输出除了与输入外，还与电路本身的状态有关。一般情况下，这种输出受到时钟信号的影响，只有在时钟信号到达时才会进行计算和输出结果。目前常见的时序逻辑电路一般由触发器、寄存器、计数器、状态机等电路元件组成。

时序逻辑的特点可以概括如下：

具有记忆功能：时序逻辑电路可以存储之前输入的信号值，实现状态的存储和切换。
受时钟信号控制：时序逻辑电路的输出结果受到时钟信号的控制，只有在时钟信号到达时才会计算和输出结果。
容易产生时序问题：由于时序逻辑电路的输出结果与时钟信号有关，时序问题可能会导致输出值的错误或延迟。

2. 实验目标

学习并掌握有限状态机的设计方法；
学习并掌握利用有限状态机编写 Verilog 程序实现时序逻辑电路的方法。

3. 实验内容

【必做】学习时序逻辑电路的基本元件组成（点击这里跳转）。
【必做】学习有限状态机的知识（点击这里跳转）。
【必做】学习时序逻辑电路的示例（点击这里跳转）。
【必做】完成 Lab5 的实验练习题（点击这里跳转）。

4. 提交说明

本次实验需要大家在数电实验提交平台上在线提交相关内容。你提交的文件结构应当满足下面的文件树格式：

labs/
└── lab5_[姓名]_[学号]_ver[尝试编号]
    ├── figs (图片文件夹，如果没有可以无此文件夹)
    ├── lab5_[姓名]_[学号].pdf      
    ├── src (涉及到的源文件，如果没有可以无此文件夹)               
    │   └── ......
    └── others (其他你打算提交的文件，如果没有可以无此文件夹)

请将全部文件按照上面的格式进行整理，压缩成一个压缩文件，提交到实验报告提交平台上。

关于实验报告

本学期《数字电路实验》的报告需要大家提交 PDF 格式。我们推荐大家使用 Markdown 或者 Latex 撰写实验报告，这样可以直接导出为 PDF。大家也可以使用 Word、WPS 等进行报告撰写，最后转换为 PDF 格式。我们不推荐也不拒绝大家手写实验报告，但请将其拍照扫描成 PDF 文件后再上传。我们不接受任何因为文件格式错误而导致成绩异常的申诉请求！

在实验报告中，你需要给出每一次实验练习的答案，并附上必要的说明过程。

特别说明

实验报告的字数和排版与最终得分无关。

实验文档中有一些我们为大家列出的思考点，这部分内容无需在实验报告上列出。除了要求的内容，我们也欢迎大家在实验报告中包含：

对本次实验任务量的评价
对本次实验的改进建议
其他的吐槽 or 疑问
......

注意

本次实验检查的 DDL 为 2024-11-7，报告提交的 DDL 为 2024-11-14。超出 DDL 的检查与报告提交将按照规定扣除部分分数。规则为：

迟交两周以内的：得分 × 80%；

迟交两周及以上的：得分 × 60%。

请保证个人实验的独立完成！

祝大家实验顺利！

参考资料

暂无