Lab1 FAQ
说明
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这里是中国科学技术大学计算机学院 2024 秋季学期《模拟与数字电路实验》课程 Lab1 的 FAQ 文档。其中 FAQ 意为常见问题解答(Frequently-Asked Questions),是使新用户熟悉项目内容的一种方法。
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FAQ 来自于大家在群聊或私聊中频繁提出的问题,我们在本文档中进行统一的解答或说明。因此在提问前请先查阅 FAQ 文档,里面可能已经有了类似或相同的问题。
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FAQ 文档会不定期更新,每次更新会有相应的更新日期标注。请随时查阅,以免遗漏重要信息。
FAQ 内容
目前还没有哦......
来了,jrm((▼皿▼#))
关于实验报告相关
Q1:没有懂实验报告应该怎么写,要求的内容是什么呢?是解释自己的代码就行吗?(9.28)
A1:实验报告需要附上代码和必要的说明,相当于解释代码,其他的内容我们就不限制了。
Q2:还有提交内容要求的尝试编号是哪个网站上运行的编号呢,在oj系统上运行了没有找到 (9.28)
A2:尝试编号是自己的提交次数,如果是第一次提交就是ver0,以此类推,这个主要是用来确定最终版本的实验报告的
TerosHDL
Q:报错[Error: Can't guess fronted for input file '...'][Yosys failed] (9.28)
A: TerosHDL在2024.9.22更新到v6.0.4,截止2024.9.28更新到v6.0.7。这些版本目前在window下不能正常使用示意图查看器(schematic viewer)和状态机查看器(state machine viewer)。 目前,你可以选择**安装特定版本**,再选择**v5.0.12**
此外,经过助教的测试,这个bug可能是TerosHDL使用命令行(cmd.exe)执行命令造成的,如果使用Powershell(不论是Windows的还是VScode的),修改命令为「yowasp-yosys -p 'read_verilog -sv "输入文件路径及文件名example.v"; hierarchy -top 顶层文件名example; proc; opt; show'」,可以正常执行。 生成的.dot文件可以通过vscode插件graphviz interactive preview查看。
可参考Yosys入门教程