反馈
Q：「反馈」？这是什么？
A：这是我们针对前三次实验的一次总结。Lab1 ~ Lab3 帮助大家系统了解了 Verilog 硬件描述语言、Vivado 软件和 FPGAOL 在线实验平台的使用方式，构建了我们数字电路实验的基础实验环境。从 Lab4 开始，我们会把精力更多地放在数字电路设计本身上。因此，在这样一个阶段性的时刻，及时与大家进行一次沟通是很有必要的。
0.1 关于实验
从目前的结果来看，大家对于 Verilog 的认识与理解水平已经超过了往年同期，能够提出一些更为深入的问题。这是我们很乐意看到的现象。当然，随着 ChatGPT、Copilot 等辅助工具的出现，我们也看打了一些『熟悉』的代码。事实上，我们鼓励各位同学积极查阅有关资料，并借助工具提升自己的学习效率，但请大家在学习的同时一定要加以自己的思考，不要直接照搬。
针对前几次实验大家出现的一些问题，我们补充并强调以下的『编程规范』、『扣分细则』：
Verilog 编码规范
- 非实验要求，禁止在设计文件中使用各种循环，如 for、while、repeat、forever 等。请注意区分设计文件和仿真文件的区别。
- 禁止混用阻塞赋值
=与非阻塞赋值<=。在always @(posedge clk)中只能使用非阻塞赋值，在always @(*)中只能使用阻塞赋值。另外，我们建议大家尽可能都将组合逻辑电路写为always @(*)的形式，而不是列出具体的敏感变量。
扣分细则
- 检查时出现错误需要改正后重新找助教验收，检查次数会影响最终得分，请大家注意
- 实验迟交会扣分，暂定两周之内80%，两周以上60%
- 每道题检查完全结束后助教会记录一个“；”，没有标记会视为迟交，请同学们注意，并在我们出现疏忽时作出提醒
- 实验效果正确后，助教会对代码等进行适当提问，请大家在检查实验前适当准备
- 一般情况下，不允许同学们找别组助教检查
- 请大家注意检查时间，无特殊情况请不要超时（比如下午场的同学拖到晚上找其他助教检查），否则可能算作迟交
- 如有特殊情况如生病、参加比赛等，请及时向助教说明
关于实验报告
- 请按照文件树格式提交自己的源代码和实验报告；
- 实验报告中需要包含每道题目的大致思路与解答；
- 实验报告请提交 PDF 格式。
后续的实验难度将会不断提升，但我们也会注重不同层次同学的不同需求，为大家提供不同难度的实验练习。我们希望大家在《数字电路实验》中学习一定的硬件设计思想，在软件编程之外找到一条新的道路。
0.2 意见收集
可能同学们在实验过程中会遇到一些问题，或者对实验内容有一些意见。（对助教有一些意见，比如检查太慢，大哭.jpg）我们希望大家能够畅所欲言，提出自己的意见与建议。
所以我们会在每次实验验收后发布一个问卷来收集大家的意见，当然也可以直接在群聊/私聊中提出，我们会认真对待每一条反馈，为大家提供更好的实验体验。
再次感谢各位同学！祝大家事事顺心、学业顺利！
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