实验要求

1 设计10线-4线编码器(ECD)

• 完成电路仿真和下载测试
• 查看RTL分析、综合和实现的电路图 (Schematic)
• 查看电路资源使用情况

2 设计编/译码器总体电路

• 采用模块化设计
• 完成电路仿真和下载测试
• 查看RTL分析和综合的电路图(Schematic)
• 查看电路资源使用情况

3 实验验收要求

实验只要求验收总体电路，只需要保证电路输出的正确性即可。这里请大家特别关注几个重要的内容：

• 编码器的输出有效信号f的生成逻辑：当输入使能信号e为0时，输出有效信号f应当为0，当输入使能信号e为1时，输出有效信号f应当根据编码器的输出是否有效来决定。
• 模块化设计：我们不允许大家在同一个module中完成所有内容的设计，必须至少按照设计图中的模块划分来进行设计（当然，你可以自行增加或在模块中例化更多模块）。
• 电路资源的使用情况：我们不要求大家尽可能少地使用资源，我们希望通过这个实验能够让大家了解查看资源使用量的方法，以及如何通过查看资源使用量来优化设计。