/* 本文件是一个测试文件，用于测试cache模块 工作原理是模仿CPU的读写请求，对cache进行读写操作 将Cache返回的数据与预先数据进行比较，如果一致则测试通过 */ `timescale 1ns/1ps module cache_tb(); //测试参数 parameter READ_NUM = 2000; // 测试次数 这里设置为2000次读，1000次写 parameter WRITE_NUM = 1000; //模块参数 parameter INDEX_WIDTH = 3; // Cache索引位宽 2^3=8行 parameter LINE_OFFSET_WIDTH = 2; // 行偏移位宽，决定了一行的宽度 2^2=4字 parameter SPACE_OFFSET = 2; // 一个地址空间占1个字节，因此一个字需要4个地址空间，由于假设为整字读取，处理地址的时候可以默认后两位为0 parameter MEM_ADDR_WIDTH = 10; // 为了简化，这里假设内存地址宽度为10位（CPU请求地址仍然是32位，只不过我们这里简化处理，截断了高位） parameter WAY_NUM = 1; // Cache N路组相联(N=1的时候是直接映射) // 变化的信号 CPU发出 reg clk=1; reg rstn=1; reg stat=0; // 等rstn信号稳定后 clk信号才开始翻转 initial begin #1 rstn = 0; #1 rstn = 1; stat = 1; end always #1 clk = ~clk; wire [31:0] addr; wire r_req; wire w_req; wire [31:0] w_data; // 导线 wire [31:0] r_data; wire miss; wire mem_r; wire mem_w; wire [31:0] mem_addr; wire [127:0] mem_w_data; wire [127:0] mem_r_data; wire mem_ready; // 用于测试的信号 reg [MEM_ADDR_WIDTH-1:0] test_addr[0:READ_NUM+WRITE_NUM-1]; // 用于存储测试地址 reg [32:0] test_data[0:READ_NUM+WRITE_NUM-1]; // 用于存储测试数据 最高位用于标记是否写入 0：读 1：写 reg [31:0] test_cnt=0; // 用于计数，每次读写操作后加1 reg diff=0; // 用于标记是否有不一致的数据 // 用于对比的提交，当前cache应该给出的数据 wire op; wire[31:0] data; assign op = test_data[test_cnt-1][32]; assign data = test_data[test_cnt-1][31:0]; // 状态机 assign addr = test_addr[test_cnt]<